칩 패키징의 열 문제를 해결하는 방법

  로직 칩은 열을 발생시키며, 로직의 밀도가 높고 처리 요소의 활용도가 높을수록 열이 더 커집니다. ...
엔지니어들은 복잡한 모듈에서 열을 효율적으로 발산하는 방법을 찾고 있습니다.

동일한 패키지에 여러 개의 칩을 나란히 배치하면 열 문제를 완화할 수 있지만, 기업이 성능을 높이고 전력을 줄이기 위해 칩 적층 및 밀도 높은 패키징을 더욱 깊이 탐구함에 따라 새로운 열 관련 문제와 싸우고 있습니다.

고급 패키징 칩은 고성능 컴퓨팅, 인공 지능, 전력 밀도 증가 등의 요구를 충족할 수 있을 뿐만 아니라 고급 패키징의 열 방출 문제도 복잡해졌습니다. 한 칩의 핫스팟이 인접한 칩의 열 분포에 영향을 미치기 때문입니다. 칩 간의 상호 연결 속도도 SoC보다 모듈에서 느립니다.

"세계가 멀티코어와 같은 기술을 사용하기 전에는 단일 지점 열원인 제곱센티미터당 최대 전력이 약 150와트인 칩을 다루었습니다."라고 전자 및 반도체 부문 책임자인 John Parry는 말했습니다. 지멘스 디지털 인더스트리 소프트웨어. 세 방향 모두에서 열을 발산할 수 있으므로 꽤 높은 전력 밀도를 얻을 수 있습니다. 그러나 칩이 있고 그 옆에 다른 칩을 놓고 그 옆에 또 다른 칩을 놓으면 "서로를 가열합니다. 이는 각 칩에 대해 동일한 전력 수준을 견딜 수 없다는 것을 의미합니다. 훨씬 더 어려운 도전을 하세요."

이는 시장에서 3D-IC 적층이 더디게 진행되는 주된 이유 중 하나입니다. 이 개념은 전력 효율성 및 통합 관점에서 의미가 있고 3D NAND 및 HBM에서 잘 작동하지만 로직이 포함되면 이야기가 달라집니다. 로직 칩은 열을 발생시키며, 로직의 밀도가 높고 처리 요소의 활용도가 높을수록 열이 더 많이 발생합니다. 이로 인해 로직 스택이 드물어지며 이는 2.5D 플립 칩 BGA 및 팬아웃 설계의 인기를 설명합니다.

 

 

01 나에게 맞는 패키지를 선택하세요

칩 설계자에게는 다양한 패키징 옵션이 있습니다. 그러나 칩 통합의 성능이 중요합니다. 실리콘, TSV, 구리 기둥 등과 같은 부품은 모두 열팽창계수(TCE)가 다르며 이는 조립 수율과 장기 신뢰성에 영향을 미칩니다.

더 높은 빈도로 열고 닫으면 열 순환 문제가 발생할 수 있습니다. 인쇄 회로 기판, 솔더 볼 및 실리콘은 모두 서로 다른 속도로 팽창하고 수축합니다. 따라서 솔더 볼이 깨질 수 있는 패키지 모서리에서 열 순환 오류가 발생하는 것은 정상적인 현상입니다. 따라서 추가 접지선이나 추가 전원 공급 장치를 배치할 수도 있습니다.

현재 인기 있는 CPU와 HBM을 갖춘 플립칩 BGA 패키지의 면적은 약 2500제곱밀리미터이다. Onto Innovation의 소프트웨어 제품 관리 이사인 Mike McIntyre는 "우리는 하나의 큰 칩이 잠재적으로 4~5개의 작은 칩이 될 수 있는 것을 보고 있습니다."라고 말했습니다. "따라서 칩들이 서로 통신할 수 있도록 하려면 더 많은 I/O가 있어야 합니다. 따라서 열을 할당할 수 있습니다.

궁극적으로 냉각은 시스템 수준에서 처리할 수 있는 문제이며 일련의 절충안이 따릅니다.

실제로 일부 장치는 너무 복잡해서 특정 응용 분야에 맞게 장치를 맞춤화하기 위해 구성 요소를 쉽게 교체하기가 어렵습니다. 이것이 바로 서버 칩과 같이 대용량 또는 가격 탄력성이 높은 구성 요소에 많은 고급 패키징 제품이 사용되는 이유입니다.

02 칩 모듈 시뮬레이션 및 테스트 진행

그럼에도 불구하고 엔지니어들은 패키지 모듈을 제조하기 전에 패키지 신뢰성에 대한 열 분석을 수행하는 새로운 방법을 찾고 있습니다. 예를 들어, Siemens는 BGA 패키지의 다층 유기 기판에 팬아웃 재분배층(RDL)을 탑재하는 듀얼 ASIC 기반 모듈의 예를 제공합니다. 이는 두 가지 모델을 사용합니다. 하나는 RDL 기반 WLP용이고 다른 하나는 다층 유기 기판의 BGA용입니다. 이러한 패키지 모델은 EDA 정보가 도입되기 전의 기판 레이어 스택 및 BGA를 포함하는 파라메트릭 모델이며 조기 재료 평가 및 다이 배치 선택을 가능하게 합니다. 다음으로, EDA 데이터를 가져왔고, 각 모델에 대해 재료 맵이 모든 레이어의 구리 분포에 대한 자세한 열 설명을 제공했습니다. 최종 열 방출 시뮬레이션(그림 2 참조)에서는 금속 캡, TIM 및 언더필 재료를 제외한 모든 재료를 고려했습니다.

 

  JCET 기술 마케팅 이사 Eric Ouyang은 JCET 및 Meta 엔지니어와 합류하여 단일 ASIC 및 2개의 SRAM을 갖춘 모놀리식 칩, 멀티 칩 모듈, 2.5D 인터포저 및 3D 스택 칩의 열 성능을 비교했습니다. 비교 과정을 통해 서버 환경, 진공 챔버가 있는 방열판, TIM을 일정하게 유지합니다. 열 측면에서 2.5D 및 MCM은 3D 또는 모놀리식 칩보다 성능이 뛰어납니다. JCET의 Ouyang과 동료들은 초기 모듈 설계에서 시간이 많이 소요되는 열 시뮬레이션 전에 다양한 칩의 입력 전력 수준을 결정하고 접합점을 설정하는 데 사용할 수 있는 저항 매트릭스 및 전력 포락선 다이어그램(그림 3 참조)을 설계했습니다. 온도를 안정적으로 결합할 수 있는지 여부. 그림에 표시된 것처럼 안전 영역은 신뢰성 표준을 충족하는 각 칩의 전력 범위를 강조합니다.

Ouyang은 설계 과정에서 회로 설계자가 모듈에 배치된 다양한 칩의 전력 수준에 대한 아이디어를 가질 수 있지만 해당 전력 수준이 신뢰성 한계 내에 있는지 여부는 알 수 없다고 설명했습니다. 이 다이어그램은 칩렛 모듈의 최대 3개 칩에 대한 안전 전력 영역을 결정합니다. 팀은 더 많은 칩을 위한 자동 전력 계산기를 개발했습니다.

 

03 열저항을 정량화하다

실리콘 칩, 회로 기판, 접착제, TIM 또는 패키지 뚜껑을 통해 열이 전도되는 방식을 이해할 수 있으며 온도 차이 및 전력 함수의 표준 방법을 사용하여 온도 및 저항 값을 추적할 수 있습니다.

"열 경로는 장치 접합부에서 환경까지의 열 저항, 접합부에서 케이스(패키지 상단)까지의 열 저항, 접합부에서 패키지까지의 열 저항이라는 세 가지 핵심 값으로 정량화됩니다. 회로 기판"이라고 JCET의 Ouyang은 말했습니다. 열저항. 그는 JCET의 고객이 최소한 θja, θjc 및 θjb를 요구하며 이를 시스템 설계에 사용한다고 언급했습니다. 주어진 열 저항이 특정 값을 초과하지 않아야 하며 패키지 설계가 해당 성능을 제공해야 할 수도 있습니다. (자세한 내용은 JEDEC의 JESD51-12, 패키지 열 정보 보고 및 사용 지침을 참조하세요.)

 

  열 시뮬레이션은 재료 선택 및 매칭을 탐색하는 가장 경제적인 방법입니다. 작동 조건에서 칩을 시뮬레이션함으로써 우리는 일반적으로 하나 이상의 핫스팟을 발견하므로 열 분산을 촉진하기 위해 핫스팟 아래의 기본 재료에 구리를 추가할 수 있습니다. 또는 포장재를 변경하고 방열판을 추가하세요. 시스템 통합자는 열 저항 θja, θjc 및 θjb가 특정 값을 초과하지 않도록 지정할 수 있습니다. 일반적으로 실리콘 접합 온도는 125도 이하로 유지되어야 합니다.

시뮬레이션이 완료된 후 포장 공장에서는 실험 설계(DOE)를 수행하여 최종 포장 솔루션에 도달합니다.

04 TIM 선택

패키지에서 열의 90% 이상이 패키지를 통해 칩 상단부터 방열판(일반적으로 양극 산화 처리된 알루미늄 기반 수직 핀)까지 방출됩니다. 칩과 패키지 사이에는 열전도율이 높은 TIM(Thermal Interface Material)이 배치되어 열 전달을 돕습니다. CPU용 차세대 TIM에는 인듐 및 주석과 같은 판금 합금과 은소결 주석이 포함되어 있으며 전도도는 각각 60W/mK 및 50W/mK입니다.

제조업체가 SoC를 칩렛 공정으로 전환함에 따라 다양한 특성과 두께를 가진 더 많은 TIM이 필요합니다.

권영도 앰코 R&D 수석 이사는 고밀도 시스템의 경우 칩과 패키지 사이의 TIM 열 저항이 패키지 모듈의 전체 열 저항에 더 큰 영향을 미친다고 말했습니다. 특히 로직의 경우 전력 추세가 급격히 증가하고 있으므로 안정적인 반도체 작동을 보장하기 위해 접합 온도를 낮게 유지하는 데 중점을 두고 있습니다. TIM 공급업체가 재료에 대한 열 저항 값을 제공하지만 실제로 칩에서 패키지까지의 열 저항(θjc)은 칩과 TIM 사이의 접합 품질 및 접촉 면적을 포함하여 조립 공정 자체의 영향을 받습니다. 그는 통제된 환경에서 실제 조립 도구와 접합 재료를 사용한 테스트가 실제 열 성능을 이해하고 고객 자격을 위한 최고의 TIM을 선택하는 데 중요하다고 지적했습니다.

격차는 특별한 문제입니다. Siemens의 Parry는 "포장에 재료를 사용하는 것은 큰 도전입니다. 우리는 접착제 또는 접착제의 재료 특성과 재료가 표면을 적시는 방식이 재료가 나타내는 전반적인 열 저항에 영향을 미친다는 것을 이미 알고 있습니다. 즉, 접촉 저항은 열 흐름에 추가 저항을 생성하는 결함을 생성하지 않고 재료가 표면으로 흐르는 방식에 따라 달라집니다.

 

05 발열 문제를 다르게 대처하기

칩 제조업체들은 열 방출 문제를 해결할 방법을 찾고 있습니다. 키사이트테크놀로지스의 메모리 솔루션 프로그램 관리자인 Randy White는 "패키징 방법은 동일하게 유지됩니다. 칩 크기를 1/4로 줄이면 속도가 빨라질 것입니다. 신호 무결성에 약간의 차이가 있을 수 있습니다. 외부 패키지 키 때문에"라고 말했습니다. 본딩 와이어는 칩에 들어가고, 와이어가 길수록 인덕턴스가 커지므로 전기적 성능 부분이 있습니다. 그러면 충분히 작은 공간에서 어떻게 그렇게 많은 에너지를 소비할 수 있는지도 연구해야 할 중요한 매개변수입니다. ."

이로 인해 하이브리드 본딩에 초점을 맞춘 것처럼 보이는 최첨단 본딩 연구에 상당한 투자가 이루어졌습니다. 그러나 하이브리드 본딩은 비용이 많이 들고 여전히 고성능 프로세서 유형 애플리케이션으로 제한되어 있으며, TSMC는 현재 이 기술을 제공하는 유일한 회사 중 하나입니다. 그러나 CMOS 칩의 광자 결합이나 실리콘의 질화갈륨 결합에 대한 전망은 밝습니다.

06 결론

고급 패키징의 초기 아이디어는 레고 벽돌처럼 작동한다는 것입니다. 즉, 서로 다른 프로세스 노드에서 개발된 칩을 함께 조립할 수 있고 열 문제가 완화될 것입니다. 그러나 여기에는 비용이 따릅니다. 성능 및 전력 관점에서 신호가 이동해야 하는 거리는 중요하며, 항상 켜져 있거나 부분적으로 개방된 상태로 유지되어야 하는 회로는 열 성능에 영향을 미칠 수 있습니다. 수율과 유연성을 높이기 위해 칩을 여러 부분으로 나누는 것은 보기만큼 간단하지 않습니다. 패키지의 모든 상호 연결은 최적화되어야 하며 핫스팟은 더 이상 단일 칩으로 제한되지 않습니다.

초기 모델링 도구를 사용하면 다양한 칩 조합을 배제할 수 있어 복잡한 모듈 설계자에게 큰 도움이 됩니다. 전력 밀도가 계속 증가하는 시대에 열 시뮬레이션과 새로운 TIM의 도입은 여전히 ​​필수적입니다.